Blog Tentang Prosesor Imx6 Mengaktifkan Tampilan Resolusi Tinggi Melampaui Batas LVDS Saluran Tunggal

Dalam desain sistem tertanam, menjalankan layar LVDS beresolusi tinggi dan memiliki kecepatan refresh tinggi telah menjadi tugas yang semakin umum namun menantang. Khususnya ketika menargetkan layar yang hanya mendukung antarmuka LVDS saluran tunggal dengan resolusi 1920x1080@60Hz, jam piksel (Dotclock) yang diperlukan sebesar 148,5 MHz membebankan tuntutan yang signifikan pada kecepatan transmisi data pengontrol antarmuka. Artikel ini menyelidiki hambatan teknis inti yang ditemui selama adaptasi antarmuka tersebut dan mengeksplorasi solusi berdasarkan seri prosesor i.MX6, yang bertujuan untuk memberikan panduan yang jelas dan wawasan teknis praktis kepada para insinyur.

Hambatan Teknis: Batasan Tarif LVDS Saluran Tunggal

Untuk tampilan dengan resolusi 1920x1080@60Hz, jam piksel (Dotclock) adalah 148,5 MHz. Antarmuka LVDS (Sinyal Diferensial Tegangan Rendah) mengirimkan data melalui sinyal diferensial untuk mengurangi interferensi elektromagnetik dan meningkatkan kecepatan transmisi. Dalam konfigurasi LVDS saluran tunggal, setiap pasangan saluran diferensial biasanya mentransmisikan satu bit data. Untuk menghitung jam serializer yang diperlukan, jumlah bit data efektif harus dipertimbangkan. Model transmisi data LVDS yang umum memetakan data piksel 8-bit (saluran RGB) ke jalur data. Namun, kecepatan transmisi LVDS sebenarnya bukanlah kelipatan sederhana dari jam piksel; ini melibatkan faktor-faktor seperti pengkodean data dan penggandaan jam.

Perhitungan "148,5 MHz Dotclock * 7 Databit = 1039,5 MHz Serializer Clock" mungkin menyimpang dari praktik standar atau bergantung pada skema pengkodean tertentu. Pemahaman yang lebih konvensional adalah bahwa jam serializer untuk transmisi LVDS saluran tunggal dari sinyal video 1920x1080@60Hz biasanya merupakan kelipatan jam piksel untuk mencakup semua data piksel dan sinyal sinkronisasi. Misalnya, jika transmisi data piksel 8-bit digunakan, jam serializer secara teoritis harus 8 kali jam piksel. Namun, desain antarmuka LVDS dan metode pemetaan data sebenarnya mungkin berbeda. Masalah intinya adalah jika frekuensi clock serializer maksimum dari antarmuka LVDS saluran tunggal dibatasi (misalnya, 595 MHz seperti yang disebutkan), penggunaan transmisi saluran tunggal secara langsung untuk sinyal resolusi tinggi akan melebihi kemampuannya.

Kesimpulan:Usulan "Jam Serializer 1039,5 MHz" kemungkinan melebihi batasan perangkat keras dari banyak antarmuka LVDS saluran tunggal (misalnya, 595 MHz), sehingga tidak mungkin untuk menggerakkan tampilan 1920x1080@60Hz secara langsung dengan antarmuka LVDS saluran tunggal.

Solusi: Mode LVDS Saluran Ganda di Prosesor i.MX6

Untuk mengatasi keterbatasan kecepatan LVDS saluran tunggal, solusi umum adalah memanfaatkan kemampuan output LVDS saluran ganda dari prosesor seperti seri i.MX6. Mode LVDS saluran ganda membagi aliran data menjadi dua saluran LVDS independen, secara efektif mengurangi separuh total kecepatan data dan mengurangi kebutuhan jam serializer untuk setiap saluran.

Dalam mode ini, data dibagi menjadi bagian ganjil (GANJIL) dan genap (GENAP), yang dikirimkan melalui dua saluran LVDS. Jika persyaratan jam serializer asli adalah 1039,5 MHz, mode saluran ganda menguranginya menjadi sekitar 519,75 MHz per saluran, yang biasanya termasuk dalam kemampuan antarmuka LVDS prosesor i.MX6 (misalnya, di bawah batas 595 MHz).

Kesimpulan:Menggunakan mode LVDS saluran ganda (mode SPLIT) i.MX6 adalah solusi efektif untuk mengurangi kebutuhan jam serializer. Namun, hal ini memerlukan tampilan itu sendiri untuk mendukung input LVDS saluran ganda, yang berarti layar tersebut harus menggabungkan aliran data dari kedua saluran dengan benar.

Informasi Penting: Mengidentifikasi Saluran Data GANJIL/GENAP

Saat menggunakan mode LVDS saluran ganda, pertanyaan penting adalah menentukan saluran LVDS mana (biasanya antarmuka fisik pada PHY) yang mentransmisikan data ODD dan saluran mana yang mengirimkan data GENAP. Hal ini secara langsung mempengaruhi konfigurasi driver tampilan dan koneksi sinyal fisik.

Informasi mengenai alokasi saluran data GANJIL/GENAP biasanya dapat ditemukan di sumber-sumber berikut:

1. i.MX6 Manual Referensi Teknis (TRM):Sumber paling otoritatif, merinci pengoperasian pengontrol LVDS, konfigurasi register, dan pemetaan saluran. TRM biasanya menentukan port keluaran fisik mana (misalnya, LVDS0_TXP/N, LVDS1_TXP/N) yang sesuai dengan aliran data ganjil atau genap.
2. i.MX6 Karakteristik Listrik atau Lembar Data:Dokumen-dokumen ini memberikan definisi pin dan deskripsi fungsional, yang secara tidak langsung dapat menunjukkan alokasi saluran.
3. Skema Resmi Dewan Pengembangan EVK:Jika menggunakan papan pengembangan i.MX6, skemanya dengan jelas menunjukkan koneksi antarmuka LVDS dan bagaimana pin keluaran LVDS prosesor terhubung ke transceiver atau antarmuka tampilan.
4. Tampilkan Lembar Data atau Panduan Pengguna:Meskipun informasi utama berada di sisi prosesor, dokumentasi layar mungkin memberikan definisi pin antarmuka LVDS, termasuk dukungan untuk mode saluran ganda dan urutan saluran data yang diharapkan.
5. Lembar Data Driver LVDS/Chip PHY:Jika driver LVDS independen atau chip PHY (misalnya seri SN65LVDS TI) digunakan, lembar datanya akan berisi informasi penting tentang konfigurasi saluran dan alokasi sinyal.

Catatan:Selalu lihat dokumen teknis terbaru untuk model i.MX6 tertentu (misalnya, i.MX6Solo, i.MX6Dual, i.MX6Quad) karena konfigurasi antarmuka mungkin berbeda. Komunikasi dengan produsen layar mengenai persyaratan antarmuka LVDS juga penting untuk keberhasilan adaptasi.

Ringkasan

Mengadaptasi tampilan LVDS saluran tunggal dengan resolusi 1920x1080@60Hz menghadapi keterbatasan perangkat keras karena kendala kecepatan data. Prosesor seri i.MX6 menawarkan solusi yang layak melalui output LVDS saluran ganda, membagi aliran data untuk mengurangi kebutuhan jam serializer per saluran. Sumber yang paling dapat diandalkan untuk alokasi saluran data ODD/GENAP adalah Manual Referensi Teknis (TRM) i.MX6, yang dilengkapi dengan lembar data, skema papan pengembangan, dan dokumentasi tampilan/chip PHY. Studi yang cermat terhadap materi ini dan konfigurasi perangkat lunak yang tepat adalah kunci untuk mencapai fungsionalitas tampilan LVDS resolusi tinggi.